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组合逻辑搭建的时钟产生器会引入毛刺，使功能出现问题。在同步设计中，数据输入端的毛刺不会引起任何问题，因为数据是在时钟边沿处捕获的。然而毛刺或尖峰脉冲出现在时钟输入端（或者寄存器的异步输入端）就会产生明显的影响。

内部产生的时钟

时钟信号要求全部从PLL产生。内部产生的时钟信号会出现毛刺。窄毛刺信号会违背寄存器的最小脉冲宽度要求**（寄存器对时钟信号也有要求）。**在毛刺到达时钟输入端时，如果寄存器的数据发生变化，会违背建立和保持时间。可以通过在组合逻辑后加入一级触发器加以过滤毛刺。

tco：时钟边沿到数据输出的延迟；tcomb：两级触发器间组合逻辑延迟；tskew：由于时钟生成逻辑而产生的时钟偏移量；

门控时钟方案

在传统的同步设计风格中，系统时钟连接到每个寄存器的时钟端。这使得功耗主要由三个部分组成。

• 在每个时钟沿变化的组合逻辑所产生的功耗（由于触发器驱动这些组合逻辑）。
• 由触发器产生的功耗（即使在触发器的输入和内部状态未变化，该功耗仍然存在）。
• 设计中时钟树产生的功耗（整个芯片功耗的50%消耗在时钟树）。

基于锁存器的门控时钟电路

使用与门控制在上升沿有效的时钟。（注意：使用的是低有效锁存器）